职称：
副教授 博士生导师
学术经历：
清华大学 计算机科学与技术系 博士后/助理研究员
清华大学 微电子与纳电子学系 博士（推荐免试）
清华大学 电子工程系 本科（首批C9交换生）
哈尔滨工业大学 电子信息科学与技术 本科（专业排名第1）
研究方向：
数字集成电路设计、多核/众核处理器、智能处理器、存算一体和芯粒处理器等。
招生/招聘学科：
博士研究生：集成电路科学与工程、电子科学与技术、电子信息、集成电路工程等。
硕士研究生：集成电路科学与工程、电子科学与技术、电子信息、集成电路工程等。
博士后、科研助理：微电子、集成电路、电子信息、计算机、人工智能等相关专业。
联系邮箱：
wangmingyu@mail.sysu.edu.cn
学术成果：
主持“新一代人工智能”国家科技重大专项课题、国家自然科学基金重大研究计划培育项目、国防领域某重点专项等国家级项目多项，主要参与完成十一五、十二五“核高基”国家科技重大专项、十三五国家重点研发计划项目、国家自然科学基金重点项目、广东省重点领域研发计划项目等。在ISCA、MICRO、HPCA、IEEE TPDS、IEEE TVLSI、IEEE TCAS-I等发表学术论文30余篇，其中MICRO2024和HPCA2026论文实现我校首次突破，授权中国发明专利10余项，软件著作权4项，出版学术专著1部、教材1部，作为主要起草人参与制定国家和行业标准/规范5项，牵头编写完成《车规级芯粒系统芯片综合研究报告》在2024世界智能网联汽车大会成功发布，担任IEEE TVLSI、IEEE TCAS I/II等国内外著名期刊审稿人，相关成果受邀在CCF中国存储大会、CCF中国计算机系统大会、中国电子学会青年年会、中国RISC-V生态大会、高性能芯片互联技术联盟（HiPi）Chiplet论坛等作报告。主要研究成果包括：
1、在众核处理器设计方面，提出了多种面向VLIW多核流架构的高运算单元利用率编译优化技术和运算单元利用率感知的核心映射调度方法，优化了核心运算单元的利用率，显著提升了处理器性能，降低了处理器功耗，解决了基于片上网络的众核处理器高性能低功耗编译优化的技术难题。
2、在异构多核处理器架构方面，提出了一种面向多模复合信息处理的异构多核处理器架构，首次实现了一款领域功能优化与计算资源重构融合的处理器器件，解决了单芯片实现多模信息实时处理与计算密集型算法动态优化的技术难题。
3、在并行编程与编译优化方面，提出了一种基于超微内核和计算阵列引擎的多任务协同开发方法，实现了一个面向异构多核架构的可配置软件开发工具，解决了异构多核通信、分布式内存管理、跨核任务调度等技术难题。
4、在智能处理器架构方面，提出了一种新型基于SRAM存算一体的异构众核处理器架构，设计并实现了面向延时和吞吐量优化的互连网络流控机制和路由算法，通过采用非规则稀疏性优化的向量计算，从软硬件协同优化角度充分利用SRAM存内计算的优势，极大提高了系统架构的能量效率，相比传统CPU/GPU具有明显优势。
主持/参与项目经验：
1. “新一代人工智能”国家科技重大专项课题，主持，在研
2. 国家自然科学基金重大研究计划培育项目，主持，在研
3. 国防领域某重点专项，主持，结题
4. 国家自然科学基金青年项目，主持，结题
5. 国家市场监管总局重点实验室课题，主持，在研
6. 广东省自然科学基金面上项目，主持，结题
7. 中国博士后科学基金面上项目一等资助，主持，结题
8. XX委托项目，星载XX处理器，主持，结题
9. XX委托项目，多核片上网络互连技术，主持，结题
10. XX委托项目，车规级处理器芯片，主持，结题
11. 国家自然科学基金重点项目，参与，在研
12. 国家重点研发计划项目，新能源汽车车规级芯片关键技术，参与，结题
13. “核高基”国家科技重大专项项目，新一代高速光纤总线接口控制器件，参与，结题
14. 广东省重点研发计划项目，基于神经架构搜索的AI处理器定制设计与评测系统，参与，结题
荣誉和奖励：
中山大学本科教育教学成果奖
全国大学生集成电路创新创业大赛优秀指导教师
清华大学优秀研究生共产党员
清华大学启航奖（面向重点、国防行业）
清华大学综合优秀奖学金一等奖
清华大学LAM论文奖一等奖
清华大学信息技术研究奖一等奖
北京市微电子研究生学术论坛最佳论文奖
省级/校级优秀毕业生、优秀毕业论文
部分学术著作：
1. 李兆麟，王明羽，魏少军，众核处理器—原理、设计与优化，清华大学出版社，2021.
2. B. Zhong, Z. Ye, X. Li, P. Wang, H. Huang, Z. Li, Z. Yu, M. Wang*, LRM-GPU: Alleviating Synchronization Overhead for Multi-Chiplet GPU Architecture, In Proc. IEEE International Symposium on High Performance Computer Architecture (HPCA 2026), Sydney, Australia, 2026.
3. X. Li, M. Wang*, B. Zhong, H. Huang, G. Cao, Z. Yu, C3ache: Towards Hierarchical Cache-Centric Computing for Sparse Matrix Multiplication on GPGPUs, In Proc. IEEE/ACM International Symposium on Microarchitecture (MICRO 2025), Seoul, South Korea, 2025.
4. R. Fan, Y. Cui, W. Li, M. Wang*, Z. Li*, MagiCache: A Virtual In-Cache Computing Engine, In Proc. International Symposium on Computer Architecture (ISCA 2025), Tokyo, Japan, 2025.
5. Y. Zhang, M. Wang*, W. Wang, Y. Mai, Z. Yu, Atomic Cache: Enabling Efficient Fine-Grained Synchronization with Relaxed Memory Consistency on GPGPUs through In-Cache Atomic Operations, In Proc. IEEE/ACM International Symposium on Microarchitecture (MICRO 2024), Austin, Texas, USA, 2024.
6. Y. Qin, M. Wang*, J. Yan, T. Lu, Z. Yu, CINOC: Computing In Network-On-Chip with Tiled Many-core Architectures for Large-scale General Matrix Multiplications, IEEE Trans. Circuits and Systems I: Regular Papers, 72(3): 1256-1268, 2025.
7. P. Wang, M. Wang*, Z. Ye, T. Lu, Z. Yu, UniCNet: Unified Cycle-Accurate Simulation for Composable Chiplet Network with Modular Design-Integration Workflow, IEEE Computer Architecture Letters, 2026.
8. H. Huang, M. Wang*, X. Li, B. Zhong, Z. Yang, T. Lu, Y. Zhang, Z. Yu, A Hybrid CAM-SRAM Processing-in-Memory Architecture With Feature Level Sparsity for Attention Mechanisms, IEEE Trans. Circuits and Systems II: Express Briefs, 72(9): 1283-1287, 2025.
9. Z. Ye, Y. Zhang, P. Wang, T. Lu, Z. Li, Z. Yu, M. Wang*, NBCache: An Efficient and Scalable Non-Blocking Cache for Coherent Multi-Chiplet Systems, In Proc. IEEE/ACM Asia and South Pacific Design Automation Conference (ASP-DAC), Hongkong, China, 2026.
10. B. Zhong, M. Wang*, Y. Zhang, X. Li, Z. Yu, CCacheSim: A Circuit-Architecture Cross-Level Simulation Framework for SRAM-Based In-Cache Computing System Evaluation, In Proc. IEEE International Conference on Computer Design (ICCD), Milan, Italy, 2024.
11. Y. Zhang, M. Wang*, Y. Mai, Z. Yu*, TensorCache: Reconstructing Memory Architecture with SRAM-Based In-Cache Computing for Efficient Tensor Computations in GPGPUs, IEEE Trans. Very Large Scale Integration (VLSI) Systems, 31(12): 2030-2043, 2023.
主讲课程：
《数字集成电路设计》《嵌入式系统设计与实践》《数字集成电路设计实验》
学生培养：
指导本科生超过10人次获得全国大学生集成电路创新创业大赛、中国研究生创“芯”大赛和全国大学生电子设计竞赛等国家级奖励，超过20人次获得省赛区级奖励。指导20余项大学生创新训练计划项目，其中5项国家级立项。指导本科毕业生10余名，其中5人获得中山大学优秀毕业论文。指导本科毕业生分别前往北京大学、清华大学、中国科学院大学、复旦大学、上海交通大学、浙江大学、中山大学、美国宾夕法尼亚大学、美国康奈尔大学、美国哥伦比亚大学等国内外一流院校深造，毕业博士/硕士研究生分别前往华为海思、英伟达、比亚迪等一流企业就业或高校担任教职。课题组与清华大学计算机系/集成电路学院、国家新能源汽车技术创新中心、航天航空某研究院所等单位具有良好合作关系，部分学生在读期间可选派至相关单位进行联合培养。
