大创风采 | 电流舵数模转换器线性度提升技术研究

编者按

微电子科学与技术学院始终坚持以学生成长为中心，紧密围绕学院“红色、专业、高效”的人才培养理念，积极推动和鼓励本科生参与创新科研项目研究，培养适应创新型国家建设需要的高水平创新人才。2023年，学院共19个大学生创新创业训练计划项目顺利完成结题答辩，6个获评优秀项目。他山之石，可以攻玉，学院将通过“大创风采”栏目,对优秀项目进行风采展示。让我们一起走进微电学子的科研世界，听听他们的经验分享，了解大创项目背后的动人故事，并以此自勉，乘其励风，奋勇向前。

一、团队简介

项目名称：电流舵数模转换器线性度提升技术研究

项目等级：校级

指导老师：李云初教授

团队负责人及介绍：陈冠群，大四学生

二、项目简介

本项目旨在提升电流舵数模转换器的线性度，用于高频微波直接数字频率合成器（DDS）中的高速高精度数模转换器。DDS相对于PLL频综，优点是捷变频，低相噪，这两个指标非常重要。但DDS的缺点是受限于DAC线性度导致的失真，频谱上表现为杂散，所以本项目旨在电流舵数模转换器线性度提升技术研究。

   随着工艺的进步，DAC的采样率可以做得更高，但线性度在先进工艺下将变差，一方面是因为有些先进工艺下的晶体管的本征增益小，标准供电电压小，电压余度小，短沟道调制效应明显，晶体管的本征增益较小，这使电流舵结构中的电流源输出阻抗较小，并且想要搭建增益较大的放大器较为困难，这是影响线性度的一个因素。另外，电流源之间的不匹配，输出电阻电容的调制，开关的不对称以及开关管的非线性电容也会影响线性度。所以，研究在先进工艺下电流舵数模转换器的线性度提升有重大的价值。

   另一方面，虽然在先进工艺下，DAC的速度能做到更高，但是时钟的jitter对输出频谱的信噪比影响加重，有效抑制jitter也是一个重要方面。

本项目使用了双倍数据率（double data rate DDR)DAC架构，与单倍数据率(single data rate SDR)DAC相比，在同样的时钟速率下，DDR DAC同时使用时钟的上升沿和下降沿来输出数据，因此，DDR DAC采样率是SDR DAC的两倍；也就是说，DDR DAC节省了一半的时钟功率就达到了与SDR DAC相同的采样率，因此效率更高。

理想下时钟的占空比是50%，但是实际上最后驱动电流舵的时钟的占空比可能不是严格的50%，这会使DDR DAC的输出频谱出现镜像频率，降低SFDR，所以需要设计负反馈电路使输入的正弦波信号放大成方波的同时调节时钟的占空比，使其锁定在50%；同时也要设计时钟通路使最终得到的时钟jitter最小。

系统学习，打好基础，深入思考，多与老师交流。